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verilog
星期一
10/13 Add_full
module Add_full(sum,c_out,a,b,c_in);
input a,b,c_in;
output sum_c_out;
wire w1,w2,w3;
Add_half M1(w1,w2,a,b);
Add_half M2(sum,w3,w1,c_in);
or (c_out,w2,w3);
endmodule
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